Description du poste et Missions
Sujet :
Développement et comparaison entre un réseau sécuritaire en anneau et un réseau sécuritaire mesh par FPGA
L’augmentation des débits permise par les fibres optiques ou le PCIe permet de transférer plus que les appareils embarqués n’ont besoin. Ainsi les réseaux aéronautiques, terrestres et/ou maritimes civils comme militaires n’utilisent plus 100% de leur débit disponible. Le surplus de débit peut donc être utilisé afin d’augmenter la robustesse du réseau.
Afin d’augmenter la robustesse du système, une proposition est de transformer les réseaux de bord en étoile en réseau en anneau ou en réseau mesh. Ces types de réseaux permettent la redondance de l’information et ainsi augmente sa robustesse.
L’objectif du stage est de comparer les performances en matière de robustesse et de sécurité des deux topologies (anneaux et mesh) afin de sélectionner le réseau le plus performant dans le cadre d’une utilisation en milieu aéronautique (sécurité de l’information, robustesse de la donnée, topologie et fonctionnement du réseau d’information) et de développer un démonstrateur en langage VHDL ou en langage Verilog du réseau choisi pour permettre la communication entre 3 ordinateurs.
Missions :
- Recherche bibliographique et analyse de l’état de l’art dans le cadre aéronautique ;
- Etude des réseaux en étoiles et Mesh ;
- Analyse du protocole ethernet ou PCIe ;
- Comparaison des avantages de chaque réseau dans le cadre sélectionné ;
- Choix de la topologie la plus efficace ;
- Modélisation de l’architecture ;
- Codage et implémentation du système sur une carte FPGA avec l’un des protocoles ;
- Connection de trois appareils de bord via le réseau avec la topologie sélectionnée ;
- Mesure des performances et du gain potentiel par rapport à l’état de l’art.
Profil recherché
- Vous êtes en dernière année de formation (niveau Master2 ou dernière année d’école d‘ingénieur) ;
- Compétences en design de FPGA développé avec le langage VHDL ou verilog
- Avoir déjà réalisé un/des projets (stages, travaux pratiques) de développement FPGA pendant sa formation incluant du design de la synthèse et du placement routage (n’importe quelle famille).
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